PMU DC Control Output & bug fix
This commit is contained in:
Jeremy Shen
@@ -0,0 +1,328 @@
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# NewCalBoard_DIG_SYY
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> Extracted from `NewCalBoard_DIG_SYY.xlsx`
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- **File size:** 38,819 bytes (37.9 KB)
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- **Total sheets:** 6
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## Sheet Summary
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| # | Sheet Name | Rows | Columns | Merged Cells | Data Rows |
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|---|-----------|------|---------|-------------|----------|
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| 1 | Notes | 6 | 3 | 0 | 5 |
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| 2 | CPLD_REG | 35 | 42 | 39 | 12 |
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| 3 | ARM_CPLD | 36 | 7 | 0 | 34 |
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| 4 | Freq_CPLD | 57 | 8 | 0 | 57 |
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| 5 | Freq_Output | 20 | 18 | 19 | 17 |
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| 6 | PMU_CH_Sel | 133 | 26 | 98 | 129 |
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## Sheet: `Notes`
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- **Dimensions:** 6 rows x 3 columns
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- **Merged cell ranges:** 0
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| SCLK_S03定义错误 | | |
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|---|---|---|---|---|
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| Zynq与CPLD互连线冲突 | 1_B5_31 | TPL241A & 5522 |
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| | 2_B2_35 | ARM & ULN |
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| | 2_B2_38 | ARM & ULN |
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| | 3_B2_56 | ARM & ADG |
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## Sheet: `CPLD_REG`
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- **Dimensions:** 35 rows x 42 columns
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|
- **Merged cell ranges:** 39
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| Addr[7:0] | | | | Data[23:0] | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | |
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|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
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| MSB | | | LSB | MSB(bit23) | | | | | | | | | | | | bit11 | | bit9 | | | | | | | | bit1 | LSB(bit0) | | | | | | | | | | | | | | |
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| W(1)/R(0) | 0 (IDENT) | | | CPLD3 | CPLD2 | CPLD1 | Reserved | | | | | | | | | Major Version | | | | Minor Version | | | | Reversion | | | | | | | | | | | | | | | | | |
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| W(1)/R(0) | 1 (STATE) | | | RDY | Reserved | | | | | | | | | | | | | | | | | | | | | | EXEC | Level1(MSB) | | Level2 | | | | Level3(LSB) | | | | | | | |
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| W(1)/R(0) | 2 (Freq_Slot1) | | | Per Relay_Control (1 to Switch/0 to Not Switch) | | | | | | | | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | RC_F1 | RC_F2 | RC_S1 | RC_S2 | RC_S3 | RC_S4 | RC_T1 | RC_T2 | RC_T3 | RC_T4 | RC_T5 | RC_T6 | RC_T7 | RC_T8 |
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| W(1)/R(0) | 3 (Freq_Slot2) | | | Per Relay_Control (1 to Switch/0 to Not Switch) | | | | | | | | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | RC_F3 | RC_F4 | RC_S5 | RC_S6 | RC_S7 | RC_S8 | RC_T9 | RC_T10 | RC_T11 | RC_T12 | RC_T13 | RC_T14 | RC_T15 | RC_T16 |
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| W(1)/R(0) | 4 (Freq_Slot3) | | | Per Relay_Control (1 to Switch/0 to Not Switch) | | | | | | | | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | RC_F5 | RC_F6 | RC_S9 | RC_S10 | RC_S11 | RC_S12 | RC_T17 | RC_T18 | RC_T19 | RC_T20 | RC_T21 | RC_T22 | RC_T23 | RC_T24 |
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| W(1)/R(0) | 5 (Freq_Slot4) | | | Per Relay_Control (1 to Switch/0 to Not Switch) | | | | | | | | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | RC_F7 | RC_F8 | RC_S13 | RC_S14 | RC_S15 | RC_S16 | RC_T25 | RC_T26 | RC_T27 | RC_T28 | RC_T29 | RC_T30 | RC_T31 | RC_T32 |
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|
| W(1)/R(0) | 6 (DC_Slot1) | | | PMU(0)/DPS(1) | V(0)/I(1) | Rload_Sel | | | | | Reserved | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | | | | | | | | | | | | | | |
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| W(1)/R(1) | 7 (DC_Slot2) | | | PMU(0)/DPS(1) | V(0)/I(1) | Rload_Sel | | | | | Reserved | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | | | | | | | | | | | | | | |
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|
| W(1)/R(2) | 8 (DC_Slot3) | | | PMU(0)/DPS(1) | V(0)/I(1) | Rload_Sel | | | | | Reserved | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | | | | | | | | | | | | | | |
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| W(1)/R(3) | 9 (DC_Slot4) | | | PMU(0)/DPS(1) | V(0)/I(1) | Rload_Sel | | | | | Reserved | | | | | | | Channel_Number | | | | | | | | | Slot_EN(1 to EN) | | | | | | | | | | | | | | |
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## Sheet: `ARM_CPLD`
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- **Dimensions:** 36 rows x 7 columns
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|
- **Merged cell ranges:** 0
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| SIG | ARM | DIR(Zynq) | CPLD | | | |
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|---|---|---|---|---|---|---|---|---|
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| RVAILD | B13_L15P_AF19 | | 1_B2_56 | AA16 | | OPTIONAL |
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| CLK | B13_L9P_AB21 | | 1_B2_35 | AA10 | | |
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|
| ERR | B13_L16N_AE21 | | 1_B2_55 | AB16 | | |
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| MOSI | B13_L19N_Y20 | | 1_B2_39 | AB12 | | |
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| WREADY | B13_L16P_AE20 | | 1_B2_54 | Y15 | | |
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||||||
|
| RST_N | B13_L18N_AF18 | | 1_B2_47 | Y14 | | |
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| RREADY | B13_L17P_AD18 | | 1_B2_48 | AB15 | | |
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| WVAILD | B13_L17N_AD19 | | 1_B2_53 | AA15 | | |
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| MISO | B13_L18P_AE18 | | 1_B2_44 | AA14 | | |
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| CS | B13_L19P_W20 | | 1_B2_38 | AB11 | | |
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| | B13_L10P_AA22 | | 1_XO2_CLK2_0 | AA9 | | |
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|
| ERR | B13_L1P_AA25 | | 2_B2_55 | AB16 | | |
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| CLK | B13_L1N_AB25 | | 2_B2_56 | AA16 | | |
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| CS | B13_L11P_AD23 | | 2_B2_54 | Y15 | | |
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| WVAILD | B13_L11N_AD24 | | 2_B2_53 | AA15 | | |
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| RST_N | B13_L12P_AC23 | | 2_B2_47 | Y14 | | |
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| MOSI | B13_L13P_AD20 | | 2_B2_39 | AB12 | | |
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| RVAILD | B13_L12N_AC24 | | 2_B2_48 | AB15 | | |
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| RREADY | B13_L14P_AC21 | | 2_B2_35 | AA10 | 2_B2_35同时连到ARM & ULN | |
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| MISO | B13_L13N_AD21 | | 2_B2_44 | AA14 | | |
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| WREADY | B13_L14N_AC22 | | 2_B2_38 | AB11 | 2_B2_38同时连到ARM & ULN | |
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| | B13_L15N_AF20 | | 2_XO2_CLK2_0 | AA9 | | |
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| ERR | B12_L10P_AE13 | | 3_B2_55 | AB16 | | |
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| RVAILD | B12_L10N_AF13 | | 3_B2_56 | AA16 | 3_B2_56同时连到ARM & ADG | |
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| WREADY | B12_L9P_AE11 | | 3_B2_54 | Y15 | | |
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| WVAILD | B12_L9N_AF10 | | 3_B2_53 | AA15 | | |
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| RST_N | B12_L8P_AE12 | | 3_B2_47 | Y14 | | |
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| MOSI | B12_L8N_AF12 | | 3_B2_39 | AB12 | | |
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| RREADY | B12_L7P_AE10 | | 3_B2_48 | AB15 | | |
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| CLK | B12_L7N_AD10 | | 3_B2_35 | AA10 | | |
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| MISO | B12_L6P_AA13 | | 3_B2_44 | AA14 | | |
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|
| CS | B12_L6N_AA12 | | 3_B2_38 | AB11 | | |
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|
| | B12_L5P_W13 | | 3_XO2_CLK2_0 | AA9 | | |
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## Sheet: `Freq_CPLD`
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|
- **Dimensions:** 57 rows x 8 columns
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|
- **Merged cell ranges:** 0
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| Level | Relay | CPLD | CPLD_Pin | Channel | Slot | | |
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|---|---|---|---|---|---|---|---|---|---|
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| #1 | RC_F1 | 2_B2_58 | U13 | 1-4&65-68||5-8&69-72 | 1 | | |
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|
| | RC_F2 | 2_B2_46 | U12 | 129-132&193-196||133-136&197-200 | 1 | | |
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||||||
|
| | RC_F3 | 2_B2_45 | T12 | 1-4&65-68||5-8&69-72 | 2 | | |
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||||||
|
| | RC_F4 | 2_B2_34 | T11 | 129-132&193-196||133-136&197-200 | 2 | | |
|
||||||
|
| | RC_F5 | 2_B2_33 | U11 | 1-4&65-68||5-8&69-72 | 3 | | |
|
||||||
|
| | RC_F6 | 2_B2_29 | V11 | 129-132&193-196||133-136&197-200 | 3 | | |
|
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|
| | RC_F7 | 2_B2_30 | W11 | 1-4&65-68||5-8&69-72 | 4 | | |
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|
| | RC_F8 | 2_B2_27 | U10 | 129-132&193-196||133-136&197-200 | 4 | | |
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|
| #2 | RC_S1 | 2_B2_28 | T10 | 1-2&5-6||3-4&7-8 | 1 | | |
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| | RC_S2 | 2_B2_24 | W9 | 65-66&69-70||67-68&71-72 | 1 | | |
|
||||||
|
| | RC_S3 | 2_B2_11 | AB2 | 129-130&133-134||131-132&135-136 | 1 | | |
|
||||||
|
| | RC_S4 | 2_B2_01 | Y3 | 193-194&197-198||195-196&199-200 | 1 | | |
|
||||||
|
| | RC_S5 | 2_B2_02 | AA3 | 1-2&5-6||3-4&7-8 | 2 | | |
|
||||||
|
| | RC_S6 | 2_B2_12 | AB3 | 65-66&69-70||67-68&71-72 | 2 | | |
|
||||||
|
| | RC_S7 | 2_B2_06 | Y4 | 129-130&133-134||131-132&135-136 | 2 | | |
|
||||||
|
| | RC_S8 | 2_B2_13 | AA4 | 193-194&197-198||195-196&199-200 | 2 | | |
|
||||||
|
| | RC_S9 | 2_B2_14 | Y5 | 1-2&5-6||3-4&7-8 | 3 | | |
|
||||||
|
| | RC_S10 | 2_B2_15 | W6 | 65-66&69-70||67-68&71-72 | 3 | | |
|
||||||
|
| | RC_S11 | 2_B2_19 | AB5 | 129-130&133-134||131-132&135-136 | 3 | | |
|
||||||
|
| | RC_S12 | 2_B2_21 | AB6 | 193-194&197-198||195-196&199-200 | 3 | | |
|
||||||
|
| | RC_S13 | 2_B2_20 | Y6 | 1-2&5-6||3-4&7-8 | 4 | | |
|
||||||
|
| | RC_S14 | 2_B2_22 | Y7 | 65-66&69-70||67-68&71-72 | 4 | | |
|
||||||
|
| | RC_S15 | 2_B2_26 | AB7 | 129-130&133-134||131-132&135-136 | 4 | | |
|
||||||
|
| | RC_S16 | 2_B2_25 | AA7 | 193-194&197-198||195-196&199-200 | 4 | | |
|
||||||
|
| #3 | RC_T1 | 2_B2_32 | AA8 | 1&3||2&4 | 1 | | |
|
||||||
|
| | RC_T2 | 2_B2_84 | Y10 | 5&7||6&8 | 1 | | |
|
||||||
|
| | RC_T3 | 2_B2_36 | AB10 | 65&67||66&68 | 1 | | |
|
||||||
|
| | RC_T4 | 2_B2_35 | AA10 | 69&71||70&72 | 1 | | |
|
||||||
|
| | RC_T5 | 2_B2_37 | AA11 | 129&131||130&132 | 1 | | |
|
||||||
|
| | RC_T6 | 2_B2_38 | AB11 | 133&135||134&136 | 1 | | |
|
||||||
|
| | RC_T7 | 2_B2_40 | AA12 | 193&195||194&196 | 1 | | |
|
||||||
|
| | RC_T8 | 2_B2_41 | AB13 | 192&199||198&200 | 1 | | |
|
||||||
|
| | RC_T9 | 2_B2_17 | AA13 | 1&3||2&4 | 2 | | |
|
||||||
|
| | RC_T10 | 2_B2_50 | V12 | 5&7||6&8 | 2 | | |
|
||||||
|
| | RC_T11 | 2_B2_49 | W12 | 65&67||66&68 | 2 | | |
|
||||||
|
| | RC_T12 | 2_B2_51 | Y12 | 69&71||70&72 | 2 | | |
|
||||||
|
| | RC_T13 | 2_B2_52 | V13 | 129&131||130&132 | 2 | | |
|
||||||
|
| | RC_T14 | 2_B2_62 | V14 | 133&135||134&136 | 2 | | |
|
||||||
|
| | RC_T15 | 2_B2_73 | V16 | 193&195||194&196 | 2 | | |
|
||||||
|
| | RC_T16 | 2_B2_60 | AB17 | 192&199||198&200 | 2 | | |
|
||||||
|
| | RC_T17 | 2_B2_69 | Y18 | 1&3||2&4 | 3 | | 65&67||66&68 |
|
||||||
|
| | RC_T18 | 2_B2_70 | AA19 | 5&7||6&8 | 3 | | 69&71||70&72 |
|
||||||
|
| | RC_T19 | 2_B2_71 | AB20 | 65&67||66&68 | 3 | | 1&3||2&4 |
|
||||||
|
| | RC_T20 | 2_B2_80 | W19 | 69&71||70&72 | 3 | | 5&7||6&8 |
|
||||||
|
| | RC_T21 | 2_B2_68 | W17 | 129&131||130&132 | 3 | | 193&195||194&196 |
|
||||||
|
| | RC_T22 | 2_B2_63 | Y17 | 133&135||134&136 | 3 | | 192&199||198&200 |
|
||||||
|
| | RC_T23 | 2_B2_77 | T15 | 193&195||194&196 | 3 | | 129&131||130&132 |
|
||||||
|
| | RC_T24 | 2_B2_74 | U15 | 192&199||198&200 | 3 | | 133&135||134&136 |
|
||||||
|
| | RC_T25 | 2_B2_57 | T13 | 1&3||2&4 | 4 | | |
|
||||||
|
| | RC_T26 | 2_B2_42 | AA13 | 5&7||6&8 | 4 | | |
|
||||||
|
| | RC_T27 | 1_B2_58 | U13 | 65&67||66&68 | 4 | | |
|
||||||
|
| | RC_T28 | 1_B2_46 | U12 | 69&71||70&72 | 4 | | |
|
||||||
|
| | RC_T29 | 1_B2_45 | T12 | 129&131||130&132 | 4 | | |
|
||||||
|
| | RC_T30 | 1_B2_34 | T11 | 133&135||134&136 | 4 | | |
|
||||||
|
| | RC_T31 | 1_B2_33 | U11 | 193&195||194&196 | 4 | | |
|
||||||
|
| | RC_T32 | 1_B2_29 | V11 | 192&199||198&200 | 4 | | |
|
||||||
|
|
||||||
|
---
|
||||||
|
|
||||||
|
## Sheet: `Freq_Output`
|
||||||
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|
||||||
|
- **Dimensions:** 20 rows x 18 columns
|
||||||
|
- **Merged cell ranges:** 19
|
||||||
|
|
||||||
|
| Slot | Relay_Out | Channel_Range | DUT_Port | DUT_EN | CPLD_Pin | | | DMM_EN | CPLD_Pin | | OUTPUT_Port | | Freq_BNC | CPLD_Pin | | | |
|
||||||
|
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
|
||||||
|
| 1 | CAL_1.01 | 001-008 | D1_1 | OC_1.01 | 1_B1_35 | M19 | S_DMM_1 | OC_DMM0 | 1_B0_38 | F17 | DMM1 | 1_CAL | IO_RC1 | 1_B0_23 | F10 | | CTRL_SIG |
|
||||||
|
| | CAL_1.09 | 065-072 | D1_3 | OC_1.09 | 2_B0_59 | D14 | S_DMM_2 | OC_DMM1 | 1_B0_37 | E17 | | | | | | | CPLD1 |
|
||||||
|
| | CAL_1.17 | 129-136 | D1_5 | OC_1.17 | 1_B2_15 | W6 | S_DMM_3 | OC_DMM2 | 1_B0_52 | D17 | | | | | | | CPLD2 |
|
||||||
|
| | CAL_1.25 | 193-200 | D1_7 | OC_1.25 | 2_B3_04 | N5 | S_DMM_4 | OC_DMM3 | 1_B0_55 | C17 | | | | | | | CPLD3 |
|
||||||
|
| 2 | CAL_2.01 | 001-008 | D1_9 | OC_2.01 | 1_B0_45 | E16 | S_DMM_5 | OC_DMM4 | 1_B2_36 | AB10 | DMM2 | 2_CAL | IO_RC1 | 1_B0_23 | F10 | | |
|
||||||
|
| | CAL_2.09 | 065-072 | D1_11 | OC_2.09 | 2_B5_10 | C1 | S_DMM_6 | OC_DMM5 | 1_B2_37 | AA11 | | | PMU_RC1 | 3_B3_10 | V2 | | |
|
||||||
|
| | CAL_2.17 | 129-136 | D1_13 | OC_2.17 | 1_B0_58 | A17 | S_DMM_7 | OC_DMM6 | 1_B2_40 | AA12 | | | PMU_RC2 | 3_B1_38 | N18 | | |
|
||||||
|
| | CAL_2.25 | 193-200 | D1_15 | OC_2.25 | 2_B3_26 | T7 | S_DMM_8 | OC_DMM7 | 1_B2_41 | AB13 | | | | | | | |
|
||||||
|
| 3 | CAL_3.09 | 065-072 | D1_19 | OC_3.09 | 2_B0_34 | A11 | S_DMM_9 | OC_DMM8 | 1_B0_53 | D15 | DMM3 | 3_CAL | IO_RC1 | 1_B0_23 | F10 | | |
|
||||||
|
| | CAL_3.01 | 001-008 | D1_17 | OC_3.01 | 1_B3_03 | M3 | S_DMM_10 | OC_DMM9 | 1_B0_59 | D14 | | | PMU_RC1 | 3_B3_10 | V2 | | |
|
||||||
|
| | CAL_3.25 | 193-200 | D1_23 | OC_3.25 | 2_B0_76 | B13 | S_DMM_12 | OC_DMM12 | 1_B0_72 | F12 | | | PMU_RC3 | 3_B1_63 | P19 | | |
|
||||||
|
| | CAL_3.17 | 129-136 | D1_21 | OC_3.17 | 1_B0_17 | E8 | S_DMM_11 | OC_DMM11 | 1_B0_69 | C13 | | | | | | | |
|
||||||
|
| 4 | CAL_4.01 | 001-008 | D1_25 | OC_4.01 | 1_B0_75 | A13 | S_DMM_13 | OC_DMM12 | 1_B2_49 | W12 | DMM4 | 4_CAL | IO_RC1 | 1_B0_23 | F10 | | |
|
||||||
|
| | CAL_4.09 | 065-072 | D1_27 | OC_4.09 | 2_B5_22 | G1 | S_DMM_14 | OC_DMM13 | 1_B2_50 | V12 | | | PMU_RC1 | 3_B3_10 | V2 | | |
|
||||||
|
| | CAL_4.17 | 129-136 | D1_29 | OC_4.17 | 1_B0_68 | C15 | S_DMM_15 | OC_DMM14 | 1_B2_51 | Y12 | | | PMU_RC4 | 3_B1_64 | P18 | | |
|
||||||
|
| | CAL_4.25 | 193-200 | D1_31 | OC_4.25 | 2_B5_31 | E1 | S_DMM_16 | OC_DMM15 | 1_B2_52 | V13 | | | | | | | |
|
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|
## Sheet: `PMU_CH_Sel`
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- **Dimensions:** 133 rows x 26 columns
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|
- **Merged cell ranges:** 98
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|
| Slot | Relay_Out | Channel_Range | DUT_Port | DUT_EN | CPLD_Pin | | | DMM_EN | CPLD_Pin | | OUTPUT_Port | | DMM_SW | CPLD_Pin | | Resistor | Load_SW | CPLD_Pin | | VP/AP_SW | CPLD_Pin | | DMM_N | CPLD_Pin | |
|
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|
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
|
||||||
|
| 1 | CAL_1.01 | 001-008 | D1_1 | OC_1.01 | 1_B1_35 | M19 | S_DMM_1 | OC_DMM1 | 1_B0_38 | F17 | DMM1 | 1_CAL | PMU_RC1 | 3_B3_10 | V2 | 1Ω | RC_RL1 | 1_B4_14 | M6 | RC_VpK | 1_B4_08 | L7 | RC_LOF1 | 1_B5_32 | F3 |
|
||||||
|
| | CAL_1.02 | 009-016 | D2_1 | OC_1.02 | 1_B1_77 | R16 | | | | | | | | | | 5Ω | RC_RL2 | 1_B4_17 | M4 | RC_ApK | 1_B3_12 | P6 | RC_LOF2 | 1_B5_30 | H4 |
|
||||||
|
| | CAL_1.03 | 017-024 | D3_1 | OC_1.03 | 1_B1_31 | N20 | | | | | | | | | | 10Ω | RC_RL3 | 1_B0_35 | B10 | | | | RC_LOS1 | 1_B5_16 | G4 |
|
||||||
|
| | CAL_1.04 | 025-032 | D4_1 | OC_1.04 | 1_B1_69 | P20 | | | | | | | | | | 100Ω | RC_RL4 | 1_B4_15 | P3 | | | | RC_LOS2 | 1_B4_07 | L6 |
|
||||||
|
| | CAL_1.05 | 033-040 | D1_2 | OC_1.05 | 1_B1_10 | G19 | | | | | | | | | | 150Ω | RC_RL5 | 1_B5_04 | F5 | | | | | | |
|
||||||
|
| | CAL_1.06 | 041-048 | D2_2 | OC_1.06 | 1_B1_16 | J19 | | | | | | | | | | 499Ω | RC_RL6 | 1_B0_24 | G10 | | | | | | |
|
||||||
|
| | CAL_1.07 | 049-056 | D3_2 | OC_1.07 | 1_B1_04 | H16 | | | | | | | | | | 1kΩ | RC_RL7 | 1_B5_03 | F6 | | | | | | |
|
||||||
|
| | CAL_1.08 | 057-064 | D4_2 | OC_1.08 | 1_B1_13 | J17 | | | | | | | | | | 4.99kΩ | RC_RL8 | 1_B0_27 | C8 | | | | | | |
|
||||||
|
| | CAL_1.09 | 065-072 | D1_3 | OC_1.09 | 2_B0_59 | D14 | S_DMM_2 | OC_DMM2 | 1_B0_37 | E17 | | | | | | 10kΩ | RC_RL9 | 1_B0_21 | B7 | | | CPLD1 | CPLD2 | CPLD3 | |
|
||||||
|
| | CAL_1.10 | 073-080 | D2_3 | OC_1.10 | 2_B0_61 | G13 | | | | | | | | | | 49.9kΩ | RC_RL10 | 1_B0_09 | F8 | | | | | | |
|
||||||
|
| | CAL_1.11 | 081-088 | D3_3 | OC_1.11 | 2_B0_69 | C13 | | | | | | | | | | 100kΩ | RC_RL11 | 1_B0_14 | C5 | | | | | | |
|
||||||
|
| | CAL_1.12 | 089-096 | D4_3 | OC_1.12 | 2_B0_62 | F13 | | | | | | | | | | 402kΩ | RC_RL12 | 1_B0_08 | A3 | | | | | | |
|
||||||
|
| | CAL_1.13 | 097-104 | D1_4 | OC_1.13 | 2_B0_55 | C17 | | | | | | | | | | 1MΩ | RC_RL13 | 1_B0_33 | B11 | | | | | | |
|
||||||
|
| | CAL_1.14 | 105-112 | D2_4 | OC_1.14 | 2_B0_38 | F17 | | | | | | | | | | 1.5MΩ | RC_RL14 | 1_B0_15 | A5 | | | | | | |
|
||||||
|
| | CAL_1.15 | 113-120 | D3_4 | OC_1.15 | 2_B0_52 | D17 | | | | | | | | | | 2MΩ | RC_RL15 | 1_B0_13 | B4 | | | | | | |
|
||||||
|
| | CAL_1.16 | 121-128 | D4_4 | OC_1.16 | 2_B0_37 | E17 | | | | | | | | | | 4.99MΩ | RC_RL16 | 1_B0_31 | F11 | | | | | | |
|
||||||
|
| | CAL_1.17 | 129-136 | D1_5 | OC_1.17 | 1_B2_15 | W6 | S_DMM_3 | OC_DMM3 | 1_B0_52 | D17 | | | | | | 10MΩ | RC_RL17 | 1_B0_20 | D9 | | | | | | |
|
||||||
|
| | CAL_1.18 | 137-144 | D2_5 | OC_1.18 | 1_B2_25 | AA7 | | | | | | | | | | REV | RC_RL18 | 1_B3_04 | N5 | | | | | | |
|
||||||
|
| | CAL_1.19 | 145-152 | D3_5 | OC_1.19 | 1_B2_21 | AB6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.20 | 153-160 | D4_5 | OC_1.20 | 1_B2_22 | Y7 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.21 | 161-168 | D1_6 | OC_1.21 | 1_B3_20 | V4 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.22 | 169-176 | D2_6 | OC_1.22 | 1_B3_18 | R6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.23 | 177-184 | D3_6 | OC_1.23 | 1_B3_14 | U4 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.24 | 185-192 | D4_6 | OC_1.24 | 1_B3_17 | T5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.25 | 193-200 | D1_7 | OC_1.25 | 2_B3_04 | N5 | S_DMM_4 | OC_DMM4 | 1_B0_55 | C17 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.26 | 201-208 | D2_7 | OC_1.26 | 2_B0_53 | D15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.27 | 209-216 | D3_7 | OC_1.27 | 2_B4_15 | P3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.28 | 217-224 | D4_7 | OC_1.28 | 2_B4_17 | M4 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.29 | 225-232 | D1_8 | OC_1.29 | 2_B3_18 | R6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.30 | 233-240 | D2_8 | OC_1.30 | 2_B3_17 | T5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.31 | 241-248 | D3_8 | OC_1.31 | 2_B3_12 | P6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_1.32 | 249-256 | D4_8 | OC_1.32 | 2_B3_14 | U4 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| 2 | CAL_2.01 | 001-008 | D1_9 | OC_2.01 | 1_B0_45 | E16 | S_DMM_5 | OC_DMM5 | 1_B2_36 | AB10 | DMM2 | 2_CAL | PMU_RC2 | 3_B1_38 | N18 | | | | | | | | | | |
|
||||||
|
| | CAL_2.02 | 009-016 | D2_9 | OC_2.02 | 1_B0_44 | F16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.03 | 017-024 | D3_9 | OC_2.03 | 1_B0_51 | D16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.04 | 025-032 | D4_9 | OC_2.04 | 1_B0_43 | G15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.05 | 033-040 | D1_10 | OC_2.05 | 1_B1_06 | C22 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.06 | 041-048 | D2_10 | OC_2.06 | 1_B1_48 | D20 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.07 | 049-056 | D3_10 | OC_2.07 | 1_B1_49 | D21 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.08 | 057-064 | D4_10 | OC_2.08 | 1_B1_12 | D22 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.09 | 065-072 | D1_11 | OC_2.09 | 2_B5_10 | C1 | S_DMM_6 | OC_DMM6 | 1_B2_37 | AA11 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.10 | 073-080 | D2_11 | OC_2.10 | 2_B5_02 | C2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.11 | 081-088 | D3_11 | OC_2.11 | 2_B5_01 | C3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.12 | 089-096 | D4_11 | OC_2.12 | 2_B5_09 | B1 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.13 | 097-104 | D1_12 | OC_2.13 | 2_B5_29 | H5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.14 | 105-112 | D2_12 | OC_2.14 | 2_B5_11 | H6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.15 | 113-120 | D3_12 | OC_2.15 | 2_B5_26 | H2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.16 | 121-128 | D4_12 | OC_2.16 | 2_B5_25 | H3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.17 | 129-136 | D1_13 | OC_2.17 | 1_B0_58 | A17 | S_DMM_7 | OC_DMM7 | 1_B2_40 | AA12 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.18 | 137-144 | D2_13 | OC_2.18 | 1_B0_56 | A18 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.19 | 145-152 | D3_13 | OC_2.19 | 1_B0_49 | C18 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.20 | 153-160 | D4_13 | OC_2.20 | 1_B0_42 | D18 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.21 | 161-168 | D1_14 | OC_2.21 | 1_B0_61 | G13 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.22 | 169-176 | D2_14 | OC_2.22 | 1_B0_46 | F15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.23 | 177-184 | D3_14 | OC_2.23 | 1_B0_62 | F13 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.24 | 185-192 | D4_14 | OC_2.24 | 1_B0_71 | G12 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.25 | 193-200 | D1_15 | OC_2.25 | 2_B3_26 | T7 | S_DMM_8 | OC_DMM8 | 1_B2_41 | AB13 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.26 | 201-208 | D2_15 | OC_2.26 | 2_B3_25 | U5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.27 | 209-216 | D3_15 | OC_2.27 | 2_B2_05 | W5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.28 | 217-224 | D4_15 | OC_2.28 | 2_B3_22 | T6 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.29 | 225-232 | D1_16 | OC_2.29 | 2_B0_17 | E8 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.30 | 233-240 | D2_16 | OC_2.30 | 2_B0_19 | E9 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.31 | 241-248 | D3_16 | OC_2.31 | 2_B0_25 | E10 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_2.32 | 249-256 | D4_16 | OC_2.32 | 2_B0_30 | D11 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| 3 | CAL_3.01 | 001-008 | D1_17 | OC_3.01 | 1_B3_03 | M3 | S_DMM_10 | OC_DMM10 | 1_B0_59 | D14 | DMM3 | 3_CAL | PMU_RC3 | 3_B1_63 | P19 | | | | | | | | | | |
|
||||||
|
| | CAL_3.02 | 009-016 | D2_17 | OC_3.02 | 1_B4_16 | R1 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.03 | 017-024 | D3_17 | OC_3.03 | 1_B4_20 | N2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.04 | 025-032 | D4_17 | OC_3.04 | 1_B4_19 | N1 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.05 | 033-040 | D1_18 | OC_3.05 | 1_B1_09 | F19 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.06 | 041-048 | D2_18 | OC_3.06 | 1_B1_47 | E19 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.07 | 049-056 | D3_18 | OC_3.07 | 1_B0_40 | C20 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.08 | 057-064 | D4_18 | OC_3.08 | 1_B0_39 | B20 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.09 | 065-072 | D1_19 | OC_3.09 | 2_B0_34 | A11 | S_DMM_9 | OC_DMM9 | 1_B0_53 | D15 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.10 | 073-080 | D2_19 | OC_3.10 | 2_B0_73 | A12 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.11 | 081-088 | D3_19 | OC_3.11 | 2_B0_74 | B12 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.12 | 089-096 | D4_19 | OC_3.12 | 2_B0_75 | A13 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.13 | 097-104 | D1_20 | OC_3.13 | 2_B0_50 | B19 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.14 | 105-112 | D2_20 | OC_3.14 | 2_B0_49 | C18 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.15 | 113-120 | D3_20 | OC_3.15 | 2_B0_58 | A17 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.16 | 121-128 | D4_20 | OC_3.16 | 2_B0_64 | B16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.17 | 129-136 | D1_21 | OC_3.17 | 1_B0_17 | E8 | S_DMM_11 | OC_DMM11 | 1_B0_69 | C13 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.18 | 137-144 | D2_21 | OC_3.18 | 1_B0_19 | E9 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.19 | 145-152 | D3_21 | OC_3.19 | 1_B0_25 | E10 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.20 | 153-160 | D4_21 | OC_3.20 | 1_B0_30 | D11 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.21 | 161-168 | D1_22 | OC_3.21 | 1_B0_10 | E7 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.22 | 169-176 | D2_22 | OC_3.22 | 1_B0_12 | D7 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.23 | 177-184 | D3_22 | OC_3.23 | 1_B0_18 | D8 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.24 | 185-192 | D4_22 | OC_3.24 | 1_B0_28 | B8 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.25 | 193-200 | D1_23 | OC_3.25 | 2_B0_76 | B13 | S_DMM_12 | OC_DMM12 | 1_B0_72 | F12 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.26 | 201-208 | D2_23 | OC_3.26 | 2_B0_70 | B14 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.27 | 209-216 | D3_23 | OC_3.27 | 2_B0_67 | B15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.28 | 217-224 | D4_23 | OC_3.28 | 2_B0_68 | C15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.29 | 225-232 | D1_24 | OC_3.29 | 2_B1_17 | G21 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.30 | 233-240 | D2_24 | OC_3.30 | 2_B1_51 | E22 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.31 | 241-248 | D3_24 | OC_3.31 | 2_B1_50 | E20 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_3.32 | 249-256 | D4_24 | OC_3.32 | 2_B1_49 | D21 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| 4 | CAL_4.01 | 001-008 | D1_25 | OC_4.01 | 1_B0_75 | A13 | S_DMM_13 | OC_DMM13 | 1_B2_49 | W12 | DMM4 | 4_CAL | PMU_RC4 | 3_B1_63 | P18 | | | | | | | | | | |
|
||||||
|
| | CAL_4.02 | 009-016 | D2_25 | OC_4.02 | 1_B0_76 | B13 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.03 | 017-024 | D3_25 | OC_4.03 | 1_B0_70 | B14 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.04 | 025-032 | D4_25 | OC_4.04 | 1_B0_67 | B15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.05 | 033-040 | D1_26 | OC_4.05 | 1_B0_50 | B19 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.06 | 041-048 | D2_26 | OC_4.06 | 1_B0_65 | D12 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.07 | 049-056 | D3_26 | OC_4.07 | 1_B0_60 | E14 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.08 | 057-064 | D4_26 | OC_4.08 | 1_B0_54 | E15 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.09 | 065-072 | D1_27 | OC_4.09 | 2_B5_22 | G1 | S_DMM_14 | OC_DMM14 | 1_B2_50 | V12 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.10 | 073-080 | D2_27 | OC_4.10 | 2_B5_21 | G2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.11 | 081-088 | D3_27 | OC_4.11 | 2_B5_18 | G3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.12 | 089-096 | D4_27 | OC_4.12 | 2_B5_17 | F1 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.13 | 097-104 | D1_27 | OC_4.13 | 2_B0_04 | C4 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.14 | 105-112 | D2_27 | OC_4.14 | 2_B0_14 | C5 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.15 | 113-120 | D3_27 | OC_4.15 | 2_B0_32 | G11 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.16 | 121-128 | D4_27 | OC_4.16 | 2_B0_29 | E11 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.17 | 129-136 | D1_29 | OC_4.17 | 1_B0_68 | C15 | S_DMM_15 | OC_DMM15 | 1_B2_51 | Y12 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.18 | 137-144 | D2_29 | OC_4.18 | 1_B0_63 | A16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.19 | 145-152 | D3_29 | OC_4.19 | 1_B0_64 | B16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.20 | 153-160 | D4_29 | OC_4.20 | 1_B0_57 | C16 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.21 | 161-168 | D1_30 | OC_4.21 | 1_B0_66 | E12 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.22 | 169-176 | D1_30 | OC_4.22 | 1_B0_48 | A21 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.23 | 177-184 | D1_30 | OC_4.23 | 1_B1_05 | B22 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.24 | 185-192 | D1_30 | OC_4.24 | 1_B1_46 | C21 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.25 | 193-200 | D1_31 | OC_4.25 | 2_B5_31 | E1 | S_DMM_16 | OC_DMM16 | 1_B2_52 | V13 | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.26 | 201-208 | D1_29 | OC_4.26 | 2_B5_14 | D1 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.27 | 209-216 | D1_29 | OC_4.27 | 2_B5_13 | E2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.28 | 217-224 | D1_29 | OC_4.28 | 2_B5_06 | D3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.29 | 225-232 | D1_29 | OC_4.29 | 2_B0_26 | C11 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.30 | 233-240 | D1_29 | OC_4.30 | 2_B0_07 | A2 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.31 | 241-248 | D1_29 | OC_4.31 | 2_B0_01 | B3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
| | CAL_4.32 | 249-256 | D1_29 | OC_4.32 | 2_B0_08 | A3 | | | | | | | | | | | | | | | | | | | |
|
||||||
|
|
||||||
|
---
|
||||||
|
|
||||||
Binary file not shown.
@@ -6,40 +6,40 @@ sig_sort_ascending=true
|
|||||||
active_Sheet=Port Assignments
|
active_Sheet=Port Assignments
|
||||||
|
|
||||||
[Port%20Assignments]
|
[Port%20Assignments]
|
||||||
Name="202,0"
|
Name="216,0"
|
||||||
Group%20By="111,1"
|
Group%20By="118,1"
|
||||||
Pin="62,2"
|
Pin="71,2"
|
||||||
BANK="85,3"
|
BANK="91,3"
|
||||||
BANK_VCC="125,4"
|
BANK_VCC="129,4"
|
||||||
VREF="81,5"
|
VREF="85,5"
|
||||||
IO_TYPE="216,6"
|
IO_TYPE="111,6"
|
||||||
PULLMODE="127,7"
|
PULLMODE="133,7"
|
||||||
DRIVE="86,8"
|
DRIVE="92,8"
|
||||||
SLEWRATE="126,9"
|
SLEWRATE="129,9"
|
||||||
CLAMP="95,10"
|
CLAMP="99,10"
|
||||||
OPENDRAIN="133,11"
|
OPENDRAIN="139,11"
|
||||||
DIFFRESISTOR="155,12"
|
DIFFRESISTOR="160,12"
|
||||||
DIFFDRIVE="122,13"
|
DIFFDRIVE="127,13"
|
||||||
HYSTERESIS="140,14"
|
HYSTERESIS="143,14"
|
||||||
Outload%20%28pF%29="133,15"
|
Outload%20%28pF%29="144,15"
|
||||||
MaxSkew="111,16"
|
MaxSkew="120,16"
|
||||||
Clock%20Load%20Only="165,17"
|
Clock%20Load%20Only="172,17"
|
||||||
SwitchingID="129,18"
|
SwitchingID="141,18"
|
||||||
Ground%20plane%20PCB%20noise%20%28mV%29="267,19"
|
Ground%20plane%20PCB%20noise%20%28mV%29="274,19"
|
||||||
Power%20plane%20PCB%20noise%20%28mV%29="257,20"
|
Power%20plane%20PCB%20noise%20%28mV%29="266,20"
|
||||||
SSO%20Allowance%28%25%29="181,21"
|
SSO%20Allowance%28%25%29="189,21"
|
||||||
sort_columns="Name,Ascending"
|
sort_columns="Name,Ascending"
|
||||||
|
|
||||||
[Pin%20Assignments]
|
[Pin%20Assignments]
|
||||||
Pin="102,0"
|
Pin="111,0"
|
||||||
Pad%20Name="116,1"
|
Pad%20Name="126,1"
|
||||||
Dual%20Function="144,2"
|
Dual%20Function="157,2"
|
||||||
Polarity="97,3"
|
Polarity="108,3"
|
||||||
BANK="0,4"
|
BANK="0,4"
|
||||||
BANK_VCC="125,5"
|
BANK_VCC="129,5"
|
||||||
IO_TYPE="105,6"
|
IO_TYPE="111,6"
|
||||||
Signal%20Name="134,7"
|
Signal%20Name="144,7"
|
||||||
Signal%20Type="127,8"
|
Signal%20Type="137,8"
|
||||||
sort_columns="Pin,Ascending"
|
sort_columns="Pin,Ascending"
|
||||||
|
|
||||||
[Clock%20Resource]
|
[Clock%20Resource]
|
||||||
@@ -48,8 +48,8 @@ Clock%20Name="215,ELLIPSIS"
|
|||||||
Selection="100,ELLIPSIS"
|
Selection="100,ELLIPSIS"
|
||||||
|
|
||||||
[Global%20Preferences]
|
[Global%20Preferences]
|
||||||
Preference%20Name="234,ELLIPSIS"
|
Preference%20Name="230,ELLIPSIS"
|
||||||
Preference%20Value="227,ELLIPSIS"
|
Preference%20Value="232,ELLIPSIS"
|
||||||
|
|
||||||
[Cell%20Mapping]
|
[Cell%20Mapping]
|
||||||
Type="100,ELLIPSIS"
|
Type="100,ELLIPSIS"
|
||||||
@@ -63,14 +63,14 @@ Name="100,ELLIPSIS"
|
|||||||
Prioritize="100,ELLIPSIS"
|
Prioritize="100,ELLIPSIS"
|
||||||
|
|
||||||
[Timing%20Preferences]
|
[Timing%20Preferences]
|
||||||
Preference%20Name="140,ELLIPSIS"
|
Preference%20Name="146,ELLIPSIS"
|
||||||
Preference%20Value="138,ELLIPSIS"
|
Preference%20Value="143,ELLIPSIS"
|
||||||
Preference%20Unit="128,ELLIPSIS"
|
Preference%20Unit="133,ELLIPSIS"
|
||||||
|
|
||||||
[Group]
|
[Group]
|
||||||
Group%20Type\Name="147,ELLIPSIS"
|
Group%20Type\Name="153,ELLIPSIS"
|
||||||
Value="51,ELLIPSIS"
|
Value="53,ELLIPSIS"
|
||||||
|
|
||||||
[Misc%20Preferences]
|
[Misc%20Preferences]
|
||||||
Preference%20Name="140,ELLIPSIS"
|
Preference%20Name="146,ELLIPSIS"
|
||||||
Preference%20Value="138,ELLIPSIS"
|
Preference%20Value="143,ELLIPSIS"
|
||||||
|
|||||||
@@ -44,7 +44,7 @@ module CPLD_Con (
|
|||||||
reg [3:0]OC_x17 ;
|
reg [3:0]OC_x17 ;
|
||||||
reg [18:0]DMM_en ;
|
reg [18:0]DMM_en ;
|
||||||
|
|
||||||
reg[4:0]RC_Tx;
|
reg[5:0]RC_Tx;
|
||||||
reg io_RC;
|
reg io_RC;
|
||||||
|
|
||||||
reg RC_VISel;
|
reg RC_VISel;
|
||||||
@@ -136,7 +136,7 @@ module CPLD_Con (
|
|||||||
freq_slot_flag[2] <= i_freq_relay3[0];
|
freq_slot_flag[2] <= i_freq_relay3[0];
|
||||||
freq_slot_flag[3] <= i_freq_relay4[0];
|
freq_slot_flag[3] <= i_freq_relay4[0];
|
||||||
|
|
||||||
RC_Tx <= i_freq_relay4[14:10]; //Special Relay for slot4
|
RC_Tx <= i_freq_relay4[17:12]; //Special Relay for slot4
|
||||||
|
|
||||||
dc_slot_flag[0] <= i_DC_Con1[0];
|
dc_slot_flag[0] <= i_DC_Con1[0];
|
||||||
dc_slot_flag[1] <= i_DC_Con2[0];
|
dc_slot_flag[1] <= i_DC_Con2[0];
|
||||||
@@ -325,7 +325,7 @@ module CPLD_Con (
|
|||||||
end
|
end
|
||||||
else begin
|
else begin
|
||||||
RC_RLSel <= (18'b00_0000_0000_0000_0001)<<(i_DC_Con4[21:17] - 1);
|
RC_RLSel <= (18'b00_0000_0000_0000_0001)<<(i_DC_Con4[21:17] - 1);
|
||||||
if (i_DC_Con1[23] == 1'b0) begin //Select PMU
|
if (i_DC_Con4[23] == 1'b0) begin //Select PMU
|
||||||
PMU_OC_4 <= (32'b0000_0000_0000_0000_0000_0000_0000_0001)<<(i_DC_Con4[9:1]/8);
|
PMU_OC_4 <= (32'b0000_0000_0000_0000_0000_0000_0000_0001)<<(i_DC_Con4[9:1]/8);
|
||||||
DMM_en <= (19'b000_0000_0000_0000_0001)<<(i_DC_Con4[9:1]/8);
|
DMM_en <= (19'b000_0000_0000_0000_0001)<<(i_DC_Con4[9:1]/8);
|
||||||
end
|
end
|
||||||
|
|||||||
+258
-192
@@ -18,7 +18,6 @@ IOBUF PORT "i_mosi" IO_TYPE=LVCMOS33 ;
|
|||||||
IOBUF PORT "i_rst_n" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "i_rst_n" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "i_sclk" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "i_sclk" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_miso" IO_TYPE=LVCMOS33 PULLMODE=NONE DRIVE=8 ;
|
IOBUF PORT "o_miso" IO_TYPE=LVCMOS33 PULLMODE=NONE DRIVE=8 ;
|
||||||
IOBUF PORT "o_rvaild" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
|
||||||
IOBUF PORT "o_wready" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_wready" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "i_sys_clk" DRIVE=NA IO_TYPE=LVCMOS33 SLEWRATE=NA PULLMODE=DOWN ;
|
IOBUF PORT "i_sys_clk" DRIVE=NA IO_TYPE=LVCMOS33 SLEWRATE=NA PULLMODE=DOWN ;
|
||||||
IOBUF PORT "o_err" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_err" IO_TYPE=LVCMOS33 ;
|
||||||
@@ -54,194 +53,261 @@ LOCATE COMP "o_DMM_EN[15]" SITE "V13" ;
|
|||||||
LOCATE COMP "o_IO_RC1" SITE "F10" ;
|
LOCATE COMP "o_IO_RC1" SITE "F10" ;
|
||||||
IOBUF PORT "o_IO_RC1" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_IO_RC1" IO_TYPE=LVCMOS33 ;
|
||||||
BLOCK JTAGPATHS ;
|
BLOCK JTAGPATHS ;
|
||||||
LOCATE COMP "o_OC_1[0]" SITE "M19" ;
|
LOCATE COMP "o_PMU_OC_1[0]" SITE "M19" ;
|
||||||
LOCATE COMP "o_OC_1[1]" SITE "R16" ;
|
LOCATE COMP "o_PMU_OC_1[1]" SITE "R16" ;
|
||||||
LOCATE COMP "o_OC_1[2]" SITE "N20" ;
|
LOCATE COMP "o_PMU_OC_1[2]" SITE "N20" ;
|
||||||
LOCATE COMP "o_OC_1[3]" SITE "P20" ;
|
LOCATE COMP "o_PMU_OC_1[3]" SITE "P20" ;
|
||||||
LOCATE COMP "o_OC_1[4]" SITE "G19" ;
|
LOCATE COMP "o_PMU_OC_1[4]" SITE "G19" ;
|
||||||
LOCATE COMP "o_OC_1[5]" SITE "J19" ;
|
LOCATE COMP "o_PMU_OC_1[5]" SITE "J19" ;
|
||||||
LOCATE COMP "o_OC_1[6]" SITE "H16" ;
|
LOCATE COMP "o_PMU_OC_1[6]" SITE "H16" ;
|
||||||
LOCATE COMP "o_OC_1[7]" SITE "J17" ;
|
LOCATE COMP "o_PMU_OC_1[7]" SITE "J17" ;
|
||||||
LOCATE COMP "o_OC_1[16]" SITE "W6" ;
|
LOCATE COMP "o_PMU_OC_1[16]" SITE "W6" ;
|
||||||
LOCATE COMP "o_OC_1[17]" SITE "AA7" ;
|
LOCATE COMP "o_PMU_OC_1[17]" SITE "AA7" ;
|
||||||
LOCATE COMP "o_OC_1[18]" SITE "AB6" ;
|
LOCATE COMP "o_PMU_OC_1[18]" SITE "AB6" ;
|
||||||
LOCATE COMP "o_OC_1[19]" SITE "Y7" ;
|
LOCATE COMP "o_PMU_OC_1[19]" SITE "Y7" ;
|
||||||
LOCATE COMP "o_OC_1[20]" SITE "V4" ;
|
LOCATE COMP "o_PMU_OC_1[20]" SITE "V4" ;
|
||||||
LOCATE COMP "o_OC_1[21]" SITE "R6" ;
|
LOCATE COMP "o_PMU_OC_1[21]" SITE "R6" ;
|
||||||
LOCATE COMP "o_OC_1[22]" SITE "U4" ;
|
LOCATE COMP "o_PMU_OC_1[22]" SITE "U4" ;
|
||||||
LOCATE COMP "o_OC_1[23]" SITE "T5" ;
|
LOCATE COMP "o_PMU_OC_1[23]" SITE "T5" ;
|
||||||
LOCATE COMP "o_OC_2[0]" SITE "E16" ;
|
LOCATE COMP "o_PMU_OC_2[0]" SITE "E16" ;
|
||||||
LOCATE COMP "o_OC_2[1]" SITE "F16" ;
|
LOCATE COMP "o_PMU_OC_2[1]" SITE "F16" ;
|
||||||
LOCATE COMP "o_OC_2[2]" SITE "D16" ;
|
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|
||||||
LOCATE COMP "o_OC_2[3]" SITE "G15" ;
|
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|
||||||
LOCATE COMP "o_OC_2[4]" SITE "C22" ;
|
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|
||||||
LOCATE COMP "o_OC_2[5]" SITE "D20" ;
|
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|
||||||
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
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|
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|
||||||
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
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|
||||||
LOCATE COMP "o_OC_3[16]" SITE "E8" ;
|
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|
||||||
LOCATE COMP "o_OC_3[17]" SITE "E9" ;
|
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|
||||||
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|
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|
||||||
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|
LOCATE COMP "o_PMU_OC_3[19]" SITE "D11" ;
|
||||||
LOCATE COMP "o_OC_3[20]" SITE "E7" ;
|
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|
||||||
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|
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|
||||||
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|
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|
||||||
LOCATE COMP "o_OC_4[0]" SITE "A13" ;
|
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|
||||||
LOCATE COMP "o_OC_4[1]" SITE "B13" ;
|
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|
||||||
LOCATE COMP "o_OC_4[2]" SITE "B14" ;
|
LOCATE COMP "o_PMU_OC_4[2]" SITE "B14" ;
|
||||||
LOCATE COMP "o_OC_4[3]" SITE "B15" ;
|
LOCATE COMP "o_PMU_OC_4[3]" SITE "B15" ;
|
||||||
LOCATE COMP "o_OC_4[4]" SITE "B19" ;
|
LOCATE COMP "o_PMU_OC_4[4]" SITE "B19" ;
|
||||||
LOCATE COMP "o_OC_4[5]" SITE "D12" ;
|
LOCATE COMP "o_PMU_OC_4[5]" SITE "D12" ;
|
||||||
LOCATE COMP "o_OC_4[6]" SITE "E14" ;
|
LOCATE COMP "o_PMU_OC_4[6]" SITE "E14" ;
|
||||||
LOCATE COMP "o_OC_4[7]" SITE "E15" ;
|
LOCATE COMP "o_PMU_OC_4[7]" SITE "E15" ;
|
||||||
LOCATE COMP "o_OC_4[16]" SITE "C15" ;
|
LOCATE COMP "o_PMU_OC_4[16]" SITE "C15" ;
|
||||||
LOCATE COMP "o_OC_4[17]" SITE "A16" ;
|
LOCATE COMP "o_PMU_OC_4[17]" SITE "A16" ;
|
||||||
LOCATE COMP "o_OC_4[18]" SITE "B16" ;
|
LOCATE COMP "o_PMU_OC_4[18]" SITE "B16" ;
|
||||||
LOCATE COMP "o_OC_4[19]" SITE "C16" ;
|
LOCATE COMP "o_PMU_OC_4[19]" SITE "C16" ;
|
||||||
LOCATE COMP "o_OC_4[20]" SITE "E12" ;
|
LOCATE COMP "o_PMU_OC_4[20]" SITE "E12" ;
|
||||||
LOCATE COMP "o_OC_4[21]" SITE "A21" ;
|
LOCATE COMP "o_PMU_OC_4[21]" SITE "A21" ;
|
||||||
LOCATE COMP "o_OC_4[22]" SITE "B22" ;
|
LOCATE COMP "o_PMU_OC_4[22]" SITE "B22" ;
|
||||||
LOCATE COMP "o_OC_4[23]" SITE "C21" ;
|
LOCATE COMP "o_PMU_OC_4[23]" SITE "C21" ;
|
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IOBUF PORT "o_OC_1[1]" IO_TYPE=LVCMOS33 PULLMODE=NONE DRIVE=8 ;
|
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|
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|
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IOBUF PORT "o_PMU_OC_2[21]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
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|
||||||
IOBUF PORT "o_OC_3[18]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[18]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[19]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[19]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[20]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[20]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[21]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[21]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[22]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[22]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[23]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[23]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[24]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[24]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[25]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[25]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[26]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[26]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[27]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[27]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[28]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[28]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[29]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[29]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[30]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[30]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[31]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_3[31]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[1]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[1]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[2]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[2]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[3]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[3]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[4]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[4]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[5]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[5]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[6]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[6]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[7]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[7]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[8]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[8]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[9]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[9]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[10]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[10]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[11]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[11]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[12]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[12]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[13]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[13]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[14]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[14]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[15]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[15]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[17]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[17]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[18]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[18]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[19]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[19]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[20]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[20]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[21]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[21]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[22]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[22]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[23]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[23]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[24]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[24]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[25]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[25]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[26]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[26]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[27]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[27]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[28]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[28]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[29]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[29]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[30]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[30]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_4[31]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
IOBUF PORT "o_PMU_OC_4[31]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_1[0]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_1[0]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_1[16]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_1[16]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_2[0]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_2[0]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_2[16]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_2[16]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_3[0]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_3[0]" IO_TYPE=LVCMOS33 PULLMODE=NONE ;
|
||||||
IOBUF PORT "o_OC_3[16]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_3[16]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_4[0]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_4[0]" IO_TYPE=LVCMOS33 ;
|
||||||
IOBUF PORT "o_OC_4[16]" IO_TYPE=LVCMOS33 ;
|
IOBUF PORT "o_PMU_OC_4[16]" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[1]" SITE "M4" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[2]" SITE "B10" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[3]" SITE "P3" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[4]" SITE "F5" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[5]" SITE "G10" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[6]" SITE "F6" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[7]" SITE "C8" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[8]" SITE "B7" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[9]" SITE "F8" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[10]" SITE "C5" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[11]" SITE "A3" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[12]" SITE "B11" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[13]" SITE "A5" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[14]" SITE "B4" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[15]" SITE "F11" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[16]" SITE "D9" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[17]" SITE "N5" ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[0]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[1]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[2]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[3]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[4]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[5]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[6]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[7]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[8]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[9]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[10]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[11]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[12]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[13]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[14]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[15]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[16]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_RLSel[17]" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_RC_LOF[0]" SITE "F3" ;
|
||||||
|
LOCATE COMP "o_RC_LOF[1]" SITE "H4" ;
|
||||||
|
LOCATE COMP "o_RC_LOS[0]" SITE "G4" ;
|
||||||
|
LOCATE COMP "o_RC_LOS[1]" SITE "L6" ;
|
||||||
|
LOCATE COMP "o_RC_RLSel[0]" SITE "M6" ;
|
||||||
|
IOBUF PORT "o_RC_LOF[0]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_LOF[1]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_LOS[0]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_LOS[1]" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_RC_ISel" SITE "P6" ;
|
||||||
|
LOCATE COMP "o_RC_VSel" SITE "L7" ;
|
||||||
|
IOBUF PORT "o_RC_VSel" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_ISel" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_DMM_EN[16]" SITE "W11" ;
|
||||||
|
IOBUF PORT "o_DMM_EN[16]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_DMM_EN[17]" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_DMM_EN[18]" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_DMM_EN[17]" SITE "U10" ;
|
||||||
|
LOCATE COMP "o_DMM_EN[18]" SITE "T10" ;
|
||||||
|
LOCATE COMP "o_RC_T27" SITE "U13" ;
|
||||||
|
IOBUF PORT "o_RC_T27" IO_TYPE=LVCMOS33 ;
|
||||||
|
LOCATE COMP "o_RC_T28" SITE "U12" ;
|
||||||
|
LOCATE COMP "o_RC_T29" SITE "T12" ;
|
||||||
|
LOCATE COMP "o_RC_T30" SITE "T11" ;
|
||||||
|
LOCATE COMP "o_RC_T31" SITE "U11" ;
|
||||||
|
LOCATE COMP "o_RC_T32" SITE "V11" ;
|
||||||
|
IOBUF PORT "o_RC_T28" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_T29" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_T30" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_T31" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_RC_T32" IO_TYPE=LVCMOS33 ;
|
||||||
|
IOBUF PORT "o_con_done" IO_TYPE=LVCMOS33 ;
|
||||||
|
|||||||
+71
-19
@@ -6,7 +6,7 @@ module RelayConTop (
|
|||||||
input i_mosi,
|
input i_mosi,
|
||||||
input i_cs,
|
input i_cs,
|
||||||
output o_miso,
|
output o_miso,
|
||||||
output o_rvalid,
|
//output o_rvalid,
|
||||||
input i_rready,
|
input i_rready,
|
||||||
input i_wvalid,
|
input i_wvalid,
|
||||||
output o_wready,
|
output o_wready,
|
||||||
@@ -19,15 +19,24 @@ module RelayConTop (
|
|||||||
output o_RC_T29,
|
output o_RC_T29,
|
||||||
output o_RC_T30,
|
output o_RC_T30,
|
||||||
output o_RC_T31,
|
output o_RC_T31,
|
||||||
output [31:0]o_OC_1,
|
output o_RC_T32,
|
||||||
output [31:0]o_OC_2,
|
|
||||||
output [31:0]o_OC_3,
|
output [17:0]o_RC_RLSel,
|
||||||
output [31:0]o_OC_4
|
output o_RC_VSel,
|
||||||
|
output o_RC_ISel,
|
||||||
|
|
||||||
|
output [1:0]o_RC_LOF, //Strange DMM_N port relay
|
||||||
|
output [1:0]o_RC_LOS,
|
||||||
|
|
||||||
|
output [31:0]o_PMU_OC_1,
|
||||||
|
output [31:0]o_PMU_OC_2,
|
||||||
|
output [31:0]o_PMU_OC_3,
|
||||||
|
output [31:0]o_PMU_OC_4
|
||||||
|
|
||||||
);
|
);
|
||||||
wire [3:0]OC_x01;
|
wire [3:0]OC_x01;
|
||||||
wire [3:0]OC_x17;
|
wire [3:0]OC_x17;
|
||||||
wire [4:0]RC_Tx;
|
wire [5:0]RC_Tx;
|
||||||
|
|
||||||
wire [18:0]DMM_EN;
|
wire [18:0]DMM_EN;
|
||||||
wire IO_RC1;
|
wire IO_RC1;
|
||||||
@@ -50,11 +59,26 @@ module RelayConTop (
|
|||||||
wire [23:0]freq3_relay ;
|
wire [23:0]freq3_relay ;
|
||||||
wire [23:0]freq4_relay ;
|
wire [23:0]freq4_relay ;
|
||||||
|
|
||||||
|
//DC Control Reg output
|
||||||
wire [23:0]DC_Con1 ;
|
wire [23:0]DC_Con1 ;
|
||||||
wire [23:0]DC_Con2 ;
|
wire [23:0]DC_Con2 ;
|
||||||
wire [23:0]DC_Con3 ;
|
wire [23:0]DC_Con3 ;
|
||||||
wire [23:0]DC_Con4 ;
|
wire [23:0]DC_Con4 ;
|
||||||
|
|
||||||
|
//PMU OC Control
|
||||||
|
wire [31:0]PMU_OC_1 ;
|
||||||
|
wire [31:0]PMU_OC_2 ;
|
||||||
|
wire [31:0]PMU_OC_3 ;
|
||||||
|
wire [31:0]PMU_OC_4 ;
|
||||||
|
|
||||||
|
//RL Control
|
||||||
|
wire [17:0]RC_RLSel ;
|
||||||
|
|
||||||
|
//DMM V Select
|
||||||
|
wire RC_VSel;
|
||||||
|
//DMM I Select
|
||||||
|
wire RC_ISel;
|
||||||
|
|
||||||
wire con_rvalid;
|
wire con_rvalid;
|
||||||
|
|
||||||
wire con_done;
|
wire con_done;
|
||||||
@@ -110,39 +134,67 @@ module RelayConTop (
|
|||||||
.i_freq_relay2(freq2_relay),
|
.i_freq_relay2(freq2_relay),
|
||||||
.i_freq_relay3(freq3_relay),
|
.i_freq_relay3(freq3_relay),
|
||||||
.i_freq_relay4(freq4_relay),
|
.i_freq_relay4(freq4_relay),
|
||||||
|
.i_DC_Con1(DC_Con1),
|
||||||
|
.i_DC_Con2(DC_Con2),
|
||||||
|
.i_DC_Con3(DC_Con3),
|
||||||
|
.i_DC_Con4(DC_Con4),
|
||||||
.o_con_done(con_done),
|
.o_con_done(con_done),
|
||||||
.o_OC_x01(OC_x01),
|
.o_OC_x01(OC_x01),
|
||||||
.o_OC_x17(OC_x17),
|
.o_OC_x17(OC_x17),
|
||||||
.o_RC_Tx(RC_Tx),
|
.o_RC_Tx(RC_Tx),
|
||||||
.o_DMM_EN(DMM_EN),
|
.o_DMM_EN(DMM_EN),
|
||||||
|
.o_PMU_OC_1(PMU_OC_1),
|
||||||
|
.o_PMU_OC_2(PMU_OC_2),
|
||||||
|
.o_PMU_OC_3(PMU_OC_3),
|
||||||
|
.o_PMU_OC_4(PMU_OC_4),
|
||||||
|
.o_RC_VSel(RC_VSel),
|
||||||
|
.o_RC_ISel(RC_ISel),
|
||||||
|
.o_RC_RLSel(RC_RLSel),
|
||||||
.o_IO_RC1(IO_RC1),
|
.o_IO_RC1(IO_RC1),
|
||||||
.o_err(cpld_err_flag)
|
.o_err(cpld_err_flag)
|
||||||
);
|
);
|
||||||
|
|
||||||
assign o_con_done = con_done;
|
assign o_con_done = con_done;
|
||||||
//assign o_OC_x01 = OC_x01;
|
//assign o_OC_x01 = OC_x01;
|
||||||
assign o_OC_1[0] = OC_x01[0];
|
assign o_PMU_OC_1[0] = OC_x01[0];
|
||||||
assign o_OC_2[0] = OC_x01[1];
|
assign o_PMU_OC_2[0] = OC_x01[1];
|
||||||
assign o_OC_3[0] = OC_x01[2];
|
assign o_PMU_OC_3[0] = OC_x01[2];
|
||||||
assign o_OC_4[0] = OC_x01[3];
|
assign o_PMU_OC_4[0] = OC_x01[3];
|
||||||
|
|
||||||
//assign o_OC_x17 = OC_x17;
|
//assign o_OC_x17 = OC_x17;
|
||||||
assign o_OC_1[16] = OC_x17[0];
|
assign o_PMU_OC_1[16] = OC_x17[0];
|
||||||
assign o_OC_2[16] = OC_x17[1];
|
assign o_PMU_OC_2[16] = OC_x17[1];
|
||||||
assign o_OC_3[16] = OC_x17[2];
|
assign o_PMU_OC_3[16] = OC_x17[2];
|
||||||
assign o_OC_4[16] = OC_x17[3];
|
assign o_PMU_OC_4[16] = OC_x17[3];
|
||||||
|
|
||||||
|
assign o_PMU_OC_1[15:1] = PMU_OC_1[15:1];
|
||||||
|
assign o_PMU_OC_1[31:17] = PMU_OC_1[31:17];
|
||||||
|
|
||||||
|
assign o_PMU_OC_2[15:1] = PMU_OC_2[15:1];
|
||||||
|
assign o_PMU_OC_2[31:17] = PMU_OC_2[31:17];
|
||||||
|
|
||||||
|
assign o_PMU_OC_3[15:1] = PMU_OC_3[15:1];
|
||||||
|
assign o_PMU_OC_3[31:17] = PMU_OC_3[31:17];
|
||||||
|
|
||||||
|
assign o_PMU_OC_4[15:1] = PMU_OC_4[15:1];
|
||||||
|
assign o_PMU_OC_4[31:17] = PMU_OC_4[31:17];
|
||||||
|
|
||||||
assign o_DMM_EN = DMM_EN;
|
assign o_DMM_EN = DMM_EN;
|
||||||
assign o_IO_RC1 = IO_RC1;
|
assign o_IO_RC1 = IO_RC1;
|
||||||
|
|
||||||
assign o_RC_T27 = RC_Tx[4];
|
assign o_RC_T27 = RC_Tx[5];
|
||||||
assign o_RC_T28 = RC_Tx[3];
|
assign o_RC_T28 = RC_Tx[4];
|
||||||
assign o_RC_T29 = RC_Tx[2];
|
assign o_RC_T29 = RC_Tx[3];
|
||||||
assign o_RC_T30 = RC_Tx[1];
|
assign o_RC_T30 = RC_Tx[2];
|
||||||
assign o_RC_T31 = RC_Tx[0];
|
assign o_RC_T31 = RC_Tx[1];
|
||||||
|
assign o_RC_T32 = RC_Tx[0];
|
||||||
|
|
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|
assign o_RC_RLSel = RC_RLSel;
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|
assign o_RC_VSel = RC_VSel;
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|
assign o_RC_ISel = RC_ISel;
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assign o_RC_LOF = (RC_VSel == 1'b1)?2'b01:2'b10; //if Measure V then close RC_LOF[0]
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assign o_RC_LOS = (RC_VSel == 1'b1)?2'b01:2'b10;
|
||||||
|
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assign o_err = bus_err_flag || reg_err_flag ||cpld_err_flag;
|
assign o_err = bus_err_flag || reg_err_flag ||cpld_err_flag;
|
||||||
|
|
||||||
|
|||||||
@@ -27,7 +27,7 @@ module Reg_file (
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// --- Parameters ---
|
// --- Parameters ---
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localparam REG_COUNT = 16;
|
localparam REG_COUNT = 16;
|
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localparam [23:0]
|
localparam [23:0]
|
||||||
IDENT = 24'h400000|| 12'b0001_0000_0000, //CPLD2==1,version=1.0.0
|
IDENT = 24'h400000 | 12'b0001_0000_0000, //CPLD2==1,version=1.0.0
|
||||||
STATE_INIT = 24'h800000;
|
STATE_INIT = 24'h800000;
|
||||||
|
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||||||
// State Machine Definition
|
// State Machine Definition
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@@ -0,0 +1,416 @@
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# CPLD Firmware Architecture Reference
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> **Project:** NewCalBoard DIG
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> **Toolchain:** Lattice Diamond (CPLD1/2/3), Xilinx Vivado 2023.2 (NewExtInst_Debug)
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> **Note:** This firmware is NOT fully complete — several features are stubbed out or incomplete.
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## 1. System Overview
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The system uses a **Zynq SoC (ARM + FPGA)** architecture with **3 external Lattice CPLDs** communicating via SPI:
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```
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┌─────────────────────────────────────────────────────────────────┐
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|
│ Zynq SoC (ARM + FPGA) │
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│ ┌──────────┐ AXI ┌──────────────┐ SPI ┌─────────┐ │
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|
│ │ ARM │◄────────►│NewExtInst_TOP│◄────────►│ CPLDs │ │
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│ │ (Linux) │ GP0 │ (Vivado BD) │ SPI_Con │ (3x) │ │
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│ └──────────┘ └──────────────┘ └─────────┘ │
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│ ▲ │ │
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│ │ ▼ │
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│ │ ┌─────────────────┐ │
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│ │ │ clk_wiz (PLL) │ → 100MHz CPLD clk │
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│ │ │ proc_sys_reset │ │
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│ │ └─────────────────┘ │
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│ │ │ │
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|
│ │ ▼ │
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|
│ │ ┌─────────────────┐ │
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|
│ │ │ ps7_axi_periph │ (1→3 split) │
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|
│ │ └─────────────────┘ │
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└─────────────────────────────────────────────────────────────────┘
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```
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### Key Components
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| Component | Tool | Purpose |
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|-----------|------|---------|
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| `NewExtInst_TOP` | Vivado 2023.2 | Top-level block design (Zynq PS + AXI peripherals) |
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| `CPLD1/2/3` | Lattice Diamond | CPLD firmware (Verilog) |
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| `Release/*.jed` | — | Programming files for CPLDs |
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## 2. CPLD Architecture (CPLD1/2/3)
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Each CPLD has the same **3-module internal structure**:
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RelayConTop (Top)
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├── BUS_Con — SPI master interface (Mode 0)
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├── Reg_file — Register file + FSM
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└── CPLD_Con — Relay control logic
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```
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### 2.1 Module: BUS_Con (SPI Interface)
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**Purpose:** Implements a SPI Mode 0 (CPOL=0, CPHA=0) master interface.
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**SPI Protocol:**
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- CS active LOW
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- MOSI sampled on rising edge of SCLK
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- MISO shifted on falling edge of SCLK
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- 32-bit transaction: `[Bit31: WR] [Bit30:24: Addr(7bit)] [Bit23:0: Data(24bit)]`
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|
**FSM States:**
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```
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IDLE → CMD_SENT → DONE → IDLE
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↑ ↓
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WAIT_BUSY (waits for reg_busy to clear)
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```
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**Key Signals:**
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| Signal | Direction | Description |
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|--------|-----------|-------------|
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| `i_sclk` | input | SPI clock |
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| `i_mosi` | input | SPI data in |
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|
| `i_cs` | input | Chip select (active LOW) |
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|
| `o_miso` | output | SPI data out (tri-state) |
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|
| `o_cmd_valid` | output | Command valid pulse |
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|
| `o_addr[6:0]` | output | Register address |
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|
| `o_data[23:0]` | output | Write data |
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|
| `o_wr` | output | 1=write, 0=read |
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|
| `o_wready` | output | Ready to accept new command |
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|
| `o_err` | output | Bit count error flag |
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**Important Notes:**
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|
- `o_rvalid` is hardcoded to `1'b0` (not implemented)
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- Typo in original: `o_rvaild` vs `o_rvalid` in LPF
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|
- MISO is tri-stated when CS is HIGH: `assign o_miso = cs_active ? miso_shift[31] : 1'bz;`
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|
### 2.2 Module: Reg_file (Register File)
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**Purpose:** 16-register file (0-15) with read/write FSM.
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**Register Map:**
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| Addr | Name | R/W | Description |
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|------|------|-----|-------------|
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|
| 0 | IDENT | R/W | Identity: `24'h200000` (CPLD3=0, CPLD2=0, CPLD1=1, Major=2, Minor=0, Rev=0) |
|
||||||
|
| 1 | STATE | R/W | State/Execution control. Bit 0 = EXEC trigger, Bit 23 = RDY, Bits 22:20 = Level |
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|
| 2 | Freq_Slot1 | R/W | Frequency slot 1 relay control |
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|
| 3 | Freq_Slot2 | R/W | Frequency slot 2 relay control |
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||||||
|
| 4 | Freq_Slot3 | R/W | Frequency slot 3 relay control |
|
||||||
|
| 5 | Freq_Slot4 | R/W | Frequency slot 4 relay control |
|
||||||
|
| 6 | DC_Slot1 | R/W | DC slot 1 control |
|
||||||
|
| 7 | DC_Slot2 | W | DC slot 2 control (write-only per Excel) |
|
||||||
|
| 8 | DC_Slot3 | W | DC slot 3 control (write-only per Excel) |
|
||||||
|
| 9 | DC_Slot4 | W | DC slot 4 control (write-only per Excel) |
|
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|
| 10-15 | — | — | Reserved/Unused |
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|
**Register Bit Layout (24 bits):**
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|
**Freq_Slot N (Addr 2-5):**
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```
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|
Bit 23:8: Per Relay_Control (1=Switch, 0=Not Switch)
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||||||
|
Bit 17:12: RC_Tx (for Slot 4 only) — 6 bits (T27-T32), updated from [14:10]
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||||||
|
Bit 9:1: Channel_Number (1-256)
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||||||
|
Bit 0: Slot_EN (1=Enable)
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```
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|
**Relay Control Bits per Slot (from Excel Freq_CPLD sheet):**
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| Slot | RC_F | RC_S | RC_T |
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|------|------|------|------|
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|
| 1 | RC_F1, RC_F2 | RC_S1-RC_S4 | RC_T1-RC_T8 |
|
||||||
|
| 2 | RC_F3, RC_F4 | RC_S5-RC_S8 | RC_T9-RC_T16 |
|
||||||
|
| 3 | RC_F5, RC_F6 | RC_S9-RC_S12 | RC_T17-RC_T24 |
|
||||||
|
| 4 | RC_F7, RC_F8 | RC_S13-RC_S16 | RC_T25-RC_T32 |
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||||||
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||||||
|
**RC_Tx Mapping (CPLD1):**
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|
| RC_Tx Bit | Output Pin |
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|-----------|-----------|
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|
| [5] | o_RC_T27 |
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|
| [4] | o_RC_T28 |
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||||||
|
| [3] | o_RC_T29 |
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||||||
|
| [2] | o_RC_T30 |
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||||||
|
| [1] | o_RC_T31 |
|
||||||
|
| [0] | o_RC_T32 |
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|
**Source:** `i_freq_relay4[17:12]` → `RC_Tx[5:0]` (updated from [14:10] in old version)
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|
**DC_Slot N (Addr 6-9):**
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|
```
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|
Bit 23: PMU(0)/DPS(1) — PMU or DPS mode select
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||||||
|
Bit 22: V(0)/I(1) — Voltage or Current select
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||||||
|
Bit 21:17: Rload_Sel (0-31) — Resistor selection (5-bit, 0-31 range)
|
||||||
|
Bit 16: Reserved
|
||||||
|
Bit 9:1: Channel_Number (1-256)
|
||||||
|
Bit 0: Slot_EN (1=Enable)
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||||||
|
```
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|
||||||
|
**FSM States:**
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```
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|
IDLE → BUSY → EXEC_ACK → EXEC_WAIT → IDLE
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|
↑
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|
(crash recovery: if exec_bit==1 at reset)
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```
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**Execution Protocol:**
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1. Write `STATE` register with bit 0 = 1
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|
2. Register FSM enters EXEC_ACK, waits for `con_done` to go LOW (controller busy)
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|
3. Enters EXEC_WAIT, waits for `con_done` to go HIGH (controller done)
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|
4. Auto-clears exec bit, sets ready bit
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|
5. **Cannot write if controller is already running** (exec_bit==1 → error)
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### 2.3 Module: CPLD_Con (Control Logic)
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**Purpose:** Decodes register values and generates relay control outputs.
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**Key Logic:**
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- **Sanity check:** Only ONE enable bit should be active (`en_t > 1` → error)
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- **Freq mode:** Routes channel numbers to OC_x01/OC_x17/DMM_EN based on channel range
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|
- **DC mode:** Selects resistor, PMU/DPS, V/I mode
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|
**Freq Slot Decoding (per slot, from CPLD_Con.v code):**
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| Channel Range | OC_x01 | OC_x17 | DMM_EN |
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|--------------|--------|--------|--------|
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| 1-8 | Set | 0 | DMM1 |
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| 9-72 | 0 | 0 | DMM2/DMM3/DMM4 |
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| 73-136 | 0 | Set | DMM3/DMM4 |
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|
| 137-200 | 0 | 0 | DMM4 |
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|
**Note:** Code uses `< 9`, `< 72`, `< 137`, `< 201` for ranges. Excel Freq_CPLD sheet shows actual channel groupings are more complex (e.g., "1-4&65-68||5-8&69-72").
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|
|
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|
**ARM_CPLD Pin Assignments (from Excel ARM_CPLD sheet):**
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| Signal | CPLD1 Pin | CPLD2 Pin | CPLD3 Pin | Notes |
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||||||
|
|--------|-----------|-----------|-----------|-------|
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|
| SCLK | AA16 | AA10 | AA16 | **LPF discrepancy**: CPLD1 LPF says AA10 |
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| CS | AB11 | Y15 | AB11 | |
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|
| MOSI | AB12 | AB12 | AB12 | Shared across all CPLDs |
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| MISO | AA14 | AA14 | AA14 | Shared across all CPLDs |
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|
| RST_N | Y14 | Y14 | Y14 | |
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||||||
|
| ERR | AB16 | AB16 | AB16 | |
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||||||
|
| WVAILD | AA15 | AA15 | AA15 | |
|
||||||
|
| RREADY | AB15 | AA10 | AB15 | CPLD2: AA10 same as SCLK? |
|
||||||
|
| WREADY | Y15 | Y15 | Y15 | |
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|
| CLK | AA10 | AA16 | AA10 | CPLD1/3: AA10, CPLD2: AA16 |
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|
| RVAILD | AA16 | AB15 | AA16 | CPLD2: AB15 same as RREADY? |
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|
**⚠ Critical Note:** CPLD1 and CPLD3 share identical SPI pins (SCLK=AA16, CS=AB11, MOSI=AB12, MISO=AA14). This requires external multiplexing or the LPF is incorrect. The LPF file may need review.
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|
**DC Slot Decoding (per slot):**
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|
- Bit 22: V(0)/I(1) select → `RC_VSel` / `RC_ISel`
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|
- Bit 21:17: Resistor selection → `RC_RLSel` (18-bit one-hot)
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|
- Bit 23: PMU(0)/DPS(1) — **DPS path is STUBBED OUT** (empty branch)
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|
**Output Signals:**
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|
| Signal | Width | Description |
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|--------|-------|-------------|
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| `o_OC_x01` | 4:0 | OC relay selector (CPLD1: 4-bit, CPLD2: 4-bit) |
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||||||
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| `o_OC_x17` | 4:0 | OC relay selector (CPLD1: 4-bit, CPLD2: 4-bit) |
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|
| `o_RC_F[7:0]` | 8:0 | RC_F relays (CPLD2 only) |
|
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|
| `o_RC_S[15:0]` | 16:0 | RC_S relays (CPLD2 only) |
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|
| `o_RC_T[5:0]` | 6:0 | RC_T relays (CPLD1: 6 bits T27-T32, CPLD2: 26 bits) |
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||||||
|
| `o_RC_T27-T32` | 6:0 | RC_T relays (CPLD1 only, expanded from 5 bits) |
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|
| `o_RC_RLSel[17:0]` | 18:0 | Resistor load select (CPLD1 only) |
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|
| `o_RC_VSel` | 1:0 | Voltage select (CPLD1 only) |
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||||||
|
| `o_RC_ISel` | 1:0 | Current select (CPLD1 only) |
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|
| `o_RC_LOF[1:0]` | 2:0 | DMM_N port relay LOF (CPLD1 only) |
|
||||||
|
| `o_RC_LOS[1:0]` | 2:0 | DMM_N port relay LOS (CPLD1 only) |
|
||||||
|
| `o_PMU_OC_[1-4][31:0]` | 32:0 | PMU output channel (CPLD1 only) |
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||||||
|
| `o_PMU_RC[3:0]` | 4:0 | PMU relay control (CPLD3 only) |
|
||||||
|
| `o_DMM_EN[18:0]` | 19:0 | DMM enable signals (CPLD1 only) |
|
||||||
|
| `o_IO_RC1` | 1:0 | IO relay control (CPLD1 only) |
|
||||||
|
| `o_con_done` | 1:0 | Execution done flag |
|
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|
| `o_err` | 1:0 | Error flag |
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---
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|
## 3. CPLD Differences
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### CPLD1 (Most Complete)
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- **Role:** Main relay control + PMU output + DMM enable
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- **Outputs:** Full set including PMU_OC, DMM_EN, RC_RLSel, RC_V/I Sel, RC_LOF/LOS, IO_RC1
|
||||||
|
- **RC_Tx:** Expanded from 5 bits to 6 bits (T27-T32), source `[17:12]`
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||||||
|
- **RC_LOF/LOS:** 2-bit outputs for DMM_N port relays — `o_RC_LOF = (RC_VSel==1)? 2'b01 : 2'b10`
|
||||||
|
- **SPI Pins:** SCLK=AA16, CS=AB11, MOSI=AB12, MISO=AA14 (per ARM_CPLD sheet)
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||||||
|
- **Clock:** B9, Reset: Y14
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|
- **Note:** LPF file has SCLK=AA10 (discrepancy with ARM_CPLD sheet which says AA16)
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### CPLD2 (Partial)
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- **Role:** RC_F/RC_S/RC_T relay control + OC channels
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|
- **Outputs:** RC_F[7:0], RC_S[15:0], RC_T[25:0], OC_[1-4][31:0]
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- **Missing:** No DC control, no DMM_EN, no RC_RLSel
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- **SPI Pins:** SCLK=AA10, CS=Y15, MOSI=AB12, MISO=AA14 (per ARM_CPLD sheet)
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- **Note:** `i_wvaild` typo (should be `i_wvalid`)
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- **Note:** No `CPLD_Con` DC handling — only Freq relay logic
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### CPLD3 (Minimal)
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- **Role:** PMU relay control only
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- **Outputs:** PMU_RC[3:0] only
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- **SPI Pins:** SCLK=AA16, CS=AB11, MOSI=AB12, MISO=AA14 (per ARM_CPLD sheet)
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- **Note:** No DC control, no Freq relay logic
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- **Note:** `i_rvalid` typo (should be `i_rvalid` — consistent with CPLD1)
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## 4. System Interconnect (Vivado Block Design)
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### NewExtInst_TOP Architecture
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```
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Zynq PS (M_AXI_GP0)
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│
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▼
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ps7_0_axi_periph (1→3 split)
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├── M00 → SPI_Con_0 → CPLD1
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├── M01 → SPI_Con_1 → CPLD2
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└── M02 → SPI_Con_2 → CPLD3
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```
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### Clock Tree
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Zynq FCLK_CLK0 → clk_wiz_0 → clk_out1 (100MHz) → CPLD SPI_Con IP
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↓
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rst_clk_wiz_0_100M → peripheral reset
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```
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### SPI_Con IP (Custom AXI Peripheral)
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- 3 instances (one per CPLD)
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- AXI4-Lite slave interface
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- 7-bit address space (matches CPLD register count)
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- Maps AXI writes to CPLD SPI commands
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## 5. Known Issues & Incomplete Features
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### Critical Incomplete Features
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1. **DPS Path Not Implemented** — `CPLD_Con.v` lines 266-268, 288-290, 310-312, 332-334: DPS selection branch is empty (all 4 DC slots). When `i_DC_Con[N][23] == 1'b1`, no output is driven.
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2. **CPLD_Con Slot 4 Bug** — `CPLD_Con.v` line 328: `i_DC_Con1[23]` should be `i_DC_Con4[23]` for slot 4 PMU/DPS selection
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3. **CPLD2 Missing DC Control** — No `i_DC_Con` inputs, no DC handling in `CPLD_Con`
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4. **CPLD3 Minimal** — Only PMU_RC output, no relay logic
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5. **o_rvalid Hardcoded** — `BUS_Con.v` line 211: `assign o_rvalid = 1'b0;` (but commented out in CPLD1 top module)
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6. **IDENT Constant Bug** — `Reg_file.v` line 38: uses `||` (logical OR) instead of `|` (bitwise OR): `24'h200000 || 12'b0001_0000_0000` evaluates to `1'b1`, not the intended bit pattern
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### Typos Found
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| File | Typo | Should Be |
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|------|------|-----------|
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| `BUS_Con.v:92` | `o_cmd_vaild` | `o_cmd_valid` |
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| `CPLD1/RelayConTop.v:105` | `cmd_vaild` | `cmd_valid` |
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|
| `CPLD2/RelayConTop.v:11` | `i_wvaild` | `i_wvalid` |
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| `CPLD2/RelayConTop.v:56` | `i_rvaild` | `i_rvalid` |
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|
| `CPLD3/RelayConTop.v:25` | `cmd_vaild` | `cmd_valid` |
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| `LPF files` | `o_rvaild` | `o_rvalid` |
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### Design Concerns
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1. **No timeout on execution FSM** — If controller hangs, FSM can hang forever (line 139 in Reg_file.v: "Optional: Timeout counter here")
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2. **No concurrent execution** — Only one slot can execute at a time (`en_t > 1` → error)
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3. **Channel range validation incomplete** — DC slot checks 1-18 for resistor but 1-256 for channel
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4. **CPLD1/3 share same SPI pins** — Need external multiplexing or different pin assignment (see ARM_CPLD sheet)
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5. **LPF vs ARM_CPLD sheet discrepancy** — CPLD1 SCLK: LPF=AA10, ARM_CPLD=AA16. LPF may be outdated.
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6. **CPLD_Con channel range mismatch** — Code uses `< 9, < 72, < 137, < 201` but Excel Freq_CPLD shows complex groupings like "1-4&65-68||5-8&69-72"
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## 6. File Inventory
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### Source Files (Verilog)
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| File | Location | Lines | Purpose |
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|------|----------|-------|---------|
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| `RelayConTop.v` | CPLD1/ | 194 | Top module (CPLD1) |
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| `RelayConTop.v` | CPLD2/ | 118 | Top module (CPLD2) |
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| `RelayConTop.v` | CPLD3/ | 98 | Top module (CPLD3) |
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| `BUS_Con.v` | CPLD1/ | 213 | SPI interface (shared) |
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| `BUS_Con.v` | CPLD2/ | — | Same as CPLD1 |
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| `BUS_Con.v` | CPLD3/ | — | Same as CPLD1 |
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|
| `Reg_file.v` | CPLD1/ | 179 | Register file (shared) |
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||||||
|
| `Reg_file.v` | CPLD2/ | — | Same as CPLD1 |
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||||||
|
| `Reg_file.v` | CPLD3/ | — | Same as CPLD1 |
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|
| `CPLD_Con.v` | CPLD1/ | 376 | Control logic (CPLD1 only) |
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|
| `RelayConTop_tf.v` | CPLD1/ | 93 | Test fixture template |
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### Constraints (LPF)
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| File | Location | Lines | Purpose |
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|------|----------|-------|---------|
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| `NewExtIns_CPLD1.lpf` | CPLD1/ | 283 | Pin assignments (CPLD1) |
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|
| `NewExtIns_CPLD2.lpf` | CPLD2/ | 322 | Pin assignments (CPLD2) |
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|
| `NewExtIns_CPLD3.lpf` | CPLD3/ | 29 | Pin assignments (CPLD3) |
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### Programming Files
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| File | Size | Date |
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|------|------|------|
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| `Release/NewExtIns_CPLD1.jed` | 1.4 MB | Jan 19 |
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|
| `Release/NewExtIns_CPLD2.jed` | 1.4 MB | Jan 19 |
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|
| `Release/NewExtIns_CPLD3.jed` | 1.4 MB | Jan 19 |
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### Vivado Block Design
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| File | Location | Purpose |
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|------|----------|---------|
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| `NewExtInst_TOP.v` | NewExtInst_Debug/.../sim/ | Top-level netlist |
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| `SPI_Con_v1_0.v` | .../ipshared/8878/hdl/ | Custom SPI AXI IP |
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|
| `processing_system7_v5_5.v` | .../ipshared/8fd3/ | Zynq PS IP |
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## 7. Register Protocol Summary
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### Write Sequence (ARM → CPLD)
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1. ARM writes to AXI address via `M_AXI_GP0`
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2. `SPI_Con` IP converts to SPI transaction
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3. `BUS_Con` receives 32-bit SPI frame
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4. `Reg_file` stores data in register table
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5. If bit 0 of STATE register set → triggers execution
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### Read Sequence (CPLD → ARM)
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1. ARM reads AXI address
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2. `SPI_Con` initiates SPI transaction
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3. `BUS_Con` shifts out 32-bit response: `[8'h00][24-bit rdata]`
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4. **Note:** `o_rvalid` is hardcoded to 0 — read acknowledgment not implemented
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### Execution Sequence
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1. ARM writes `STATE` register with bit 0 = 1
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2. `Reg_file` FSM → EXEC_ACK (waits for `con_done` LOW)
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3. `CPLD_Con` decodes register values, drives outputs
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4. `CPLD_Con` sets `con_done` HIGH when complete
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5. `Reg_file` FSM → EXEC_WAIT (waits for `con_done` HIGH)
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6. Auto-clears exec bit, returns to IDLE
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## 8. Key Bit Fields Reference
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### IDENT Register (Addr 0)
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23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
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|
CPLD3 CPLD2 CPLD1 Reserved Major Version Minor Version Reversion
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```
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- CPLD3, CPLD2, CPLD1: Board identity flags (CPLD1=1 means board has CPLD1)
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|
- Major Version: 2
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- Minor Version: 0
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- Reversion: 0
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### Freq_Slot Register (Addr 2-5)
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```
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23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
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Per Relay_Control (1=Switch, 0=Not Switch) Reserved Channel_Number Slot_EN
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```
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### DC_Slot Register (Addr 6-9)
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```
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23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
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DPS V/I Rload_Sel (0-31) Reserved Channel_Number Slot_EN
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### STATE Register (Addr 1)
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```
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23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
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|
RDY Reserved EXEC Level1 Level2 Level3
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- Bit 23: RDY (ready flag)
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- Bits 22:20: Reserved
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- Bit 0: EXEC (1=start execution)
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- Bits 2:0: Level (Level1=MSB, Level2, Level3=LSB)
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*Document generated from source code analysis. Last updated: May 2026*
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