
# 实验报告：DPS内部挡位无法输出>10V电压

## 基本信息
| 项目         | 内容                  |
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| 实验日期     | `2025-08-05`          |
| 操作人       | `沈浴阳、庞博`              |
| 报告版本     | `V1.0`                |
| 板卡编号     | `JC124M060_A2`              |
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## 一、实验背景
- 对于DPS，在5uA, 20uA, 200uA, 2mA, 60mA下，若需要输出>9V电压，需将DPS板卡上运放供电从\~9V抬升至\~14V
- 据推测，这一限制是由于运放与光耦电路对电压输出造成了影响


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## 二、实验目的
<!-- 清晰描述实验要验证的关键问题 -->
1. 目标1：验证运放与光耦对电压输出造成限制
2. 目标2：尝试修改光耦与运放部分电路解决这一限制

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## 三、实验环境
- **硬件配置**  
  - PPMU2.0 板卡一套：
    - PMU: JC124M014_A7
    - DPS: JC124M060_A1 * 2
    - MOLEX: JC124M038_A8
    - K7_w/_NOR: JC124M049_A1 * 2
- **软件环境**  
  - v1.4.0.1154-7817866b4-debug

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## 四、实验步骤
### 1. 准备工作
<!-- 分步骤描述准备过程 -->
1) 组装板卡
2) 板卡上电并连接电脑
3) 准备示波器、万用表

### 2. 测试流程
<!-- 按顺序记录关键操作 -->
1. 使用DPS通道1、3进行测试，其余通道作为对比组不做修改：
   1. 1、3通道移除1A档所用光耦
   2. 对DPS进行初始化(获取初始值，Offset=8000)
   3. 在FVMV模式下，分别在5uA,20uA,200uA,2mA档下，全通道Force 13V
   4. 获取全通道DPS Measure读数
2. 修改1通道光耦电路，
   1. 将并联输入，公共脚输出修改为单输入，单输出，公共脚悬空
   2. 重复第2步中的ii~iv

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## 五、实验结果
### 关键数据记录

步骤2：

| 挡位 | 测试组 | 对照组(1&3) | 偏差值
|--------|--------|------|------|
| 5uA    |  9.388  | 13.000 |-3.612|
| 20uA    | 9.470   | 12.999 |-3.529|
| 200uA    | 9.714   | 13.001 |-3.287|
| 2mA    |  11.787  | 13.000 | -1.213 |

步骤3：
| 挡位 | 测试组(1) | 对照组(3) | 对照组(11) |
|--------|--------|------|------|
| 5uA    | 12.991 | 13.000 | 9.388 |
| 20uA   | 12.992 | 12.999 | 9.470 |
| 200uA  | 12.992 | 13.001 | 9.714 |
| 2mA    | 12.992 | 13.000 | 11.787|

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## 六、问题分析
<!-- 使用故障树等结构化方法 -->
```{mermaid}
flowchart TD
    n1["光耦"] --> n2["Pin5-&gt;Pin4存在二极管"]
    n3["DPS小档位无法输出大电压"] --> n1 & n4["运放"]
    n4 --> n6["In+/In-电压范围为Vdd~Vss,超出范围则会被内部二极管钳位"] & n12["Vout不超过Vdd"]
    n6 --> n7@{ label: "<span style=\"background-color:\">In+通过1K电阻连至光耦1@Pin4</span>" }
    n7 --> n8@{ label: "Force/MeasH-&gt;IN+<br style=\"--tw-scale-x:\">Pin5-&gt;Pin4" }
    n10["Vout+串联肖特基二极管至光耦2@Pin4"] --> n9@{ label: "Force/MeasH-&gt;Vout<br style=\"--tw-scale-x:\">Pin5-&gt;Pin4" }
    n2 --> n11@{ label: "<span style=\"background-color:\">如果Pin5电压&gt;Pin4电压</span>" }
    n11 --> n5["二极管导通，存在电流通路"]
    n12 --> n10
    n8 --> n13["小档位Force 13V"]
    n9 --> n13
    n13 --> n14@{ label: "Force=13<br style=\"--tw-scale-x:\">Vout=9.6V" } & n15@{ label: "Force=13<br style=\"--tw-scale-x:\">IN+ = 9V<br>" }
    n15 --> n11
    n14 --> n11
    n5 --> n18["ForceV ClampI"]
    n18 --> n20["电流通过1K电阻"] & n21["肖特基二极管反向导通"]
    n20 -- "<span style=background-color:>5uA/20uA/200uA Clamp</span>" --> n24["Force电压小于期望值"]
    n21 -- "<span style=background-color: rgb(255, 255, 255);>2mA Clamp</span>" --> n24
    n1@{ shape: rounded}
    n3@{ shape: rounded}
    n4@{ shape: rounded}
    n6@{ shape: rect}
    n12@{ shape: rect}
    n7@{ shape: rect}
    n8@{ shape: rect}
    n10@{ shape: rect}
    n9@{ shape: rect}
    n11@{ shape: diam}
    n5@{ shape: rounded}
    n13@{ shape: rounded}
    n14@{ shape: rect}
    n15@{ shape: rect}
    n20@{ shape: rounded}
    n21@{ shape: rounded}
```
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## 七、结论与建议
✅ **实验结论**  
1. 光耦中存在二极管，当正向存在压降时，二极管导通，运放输入端电阻上出现压降，存在电流
2. 运放Vout后连接一肖特基二极管，其反向漏电流达到~100uA级别，存在漏电流
3. 当Force电压时Clamp电流，当Force,ExtForce,MeasureH,ExtMeasure间存在通路时，可能触发ClampI，导致观察到输出电压小于期望电压

⚠️ **改进建议**  
- [ ] 建议1：修改光耦输入输出端连接方式 (需注意此接法时光耦负载能力)
- [ ] 建议2：加大运放输入端电阻阻值


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## 附件
1. 电路原理图
![电路原理图](../../_images/PPMU2.0/DPS/Reason.jpg "电路原理图")
1. 运放输入电阻
![运放输入电阻](../../_images/PPMU2.0/DPS/Resistors.png "运放输入电阻")
1. 光耦连接方式(建议方案A)
![光耦连接方式(建议方案A)](../../_images/PPMU2.0/DPS/G3VM_Connection.png "光耦连接方式(建议方案A)")
1. 光耦负载能力
![光耦负载能力](../../_images/PPMU2.0/DPS/G3VM_Load.png "光耦负载能力")
